12月9日消息，怎样进一步减小晶体管尺寸、推进先进制程工艺，是目前半导体行业共同致力于解决的课题，而这其中的一个重要环节便是探寻全新且更合适的晶体管材料。
2在2025年度IEEE国际电子器件会议（IEDM）上，Intel及其旗下Intel Foundry的研发团队展示了三种具有广阔应用前景的MIM堆叠材料，具体包括铁电铪锆氧化物（HZO）、氧化钛（TiO）与钛酸锶（STO）。
其中，后两者都属于超高K材料。
这些都属于用于芯片去耦电容的金属-绝缘体-金属（MIM）结构，此次突破性进展或将解决先进工艺领域的一项关键难题——即在晶体管持续微型化的过程中，确保供电的稳定性不受影响。
三种新材料都可以应用在深槽电容结构中，并且与标准的芯片后端制造工艺兼容，也就是能直接用于现有产品线。
它们能够显著提高平面电容值，达到每平方微米60至98飞法拉（fF/μm²）的水平，并且可靠性表现极为出色，漏电水平相比业界目标大幅降低，达到了后者的千分之一——准确地说，是降低到业界目标的1/1000。
同时，它们不会牺牲可靠性指标，包括电容漂移、击穿电压。
大会上，Intel Foundry的研究人员还探讨了其他先进工艺话题，包括：
－ 超薄GaN芯粒技术：
Intel展出了依托300毫米晶圆打造的、功能完备的氮化镓（GaN）芯粒，其厚度仅19微米，比人类的一根头发还要薄，并且配备了全套集成数字控制电路库，未来或许能攻克下一代高性能电力、射频（RF）电子器件在供电与效率上的难题。
－ 静默数据错误：
传统制造测试容易漏掉部分关键缺陷，进而造成数据中心处理器产生静默数据损坏，所以要运用多样化的功能测试手段，保障大规模部署的可靠性。
－ 2D FET的可靠性：
即二维场效应晶体管。英特尔公司与维也纳工业大学携手，研究了二维材料（例如二硫化钼）在未来是否可以替代硅，应用于微型化的晶体管。
－ 2D FET的选择性边缘工艺：
Intel与IMEC携手合作，对源极和漏极接触形成以及栅极堆叠集成相关的技术模块进行了改进，成功降低了等效氧化层厚度（EOT），并且该技术与现有晶圆厂工艺能够兼容。
－ CMOS微缩：
Intel携手韩国首尔大学展开合作，围绕互补金属氧化物半导体（CMOS）微缩技术的前沿进展展开探讨，内容涵盖如何通过平衡功耗、性能与面积，结合背面供电网络、设计工艺协同优化（DTCO）等方式，助力半导体技术持续演进，以满足人工智能（AI）和高性能计算（HPC）的算力需求。
